本論文係研製一高解析度、低相位雜訊並且能夠快速切換頻率之本地振盪源模組，
採用分數式頻率合成技術，並且利用差異積分調變器以有效解決分數突波問題，
提高頻譜的純淨度。理論部份探討分數突波及相位雜訊的形成機制與改善方法，
並建立數學模型模擬相關現象。實作項目包括類比電路部份：射頻電壓控制振盪器、
石英振盪器及迴路濾波器等鎖相迴路元件。數位電路部份則以現場可程式邏輯陣列
（FPGA）製作，包括頻率合成器控制器以及用來運算除頻模數之三階差異積分調變器。
整合類比電路以及數位電路後，完成一頻率範圍1000-1033MHz之分數除頻式頻率合成器，
擁有頻率解析度0.015Hz、迴路頻寬840Hz、頻率跳躍6MHz之相位鎖入時間小於3.5ms，
此外，分數突波可以有效被抑制使得頻率位移10KHz以上時相位雜訊小於-101dBc/Hz。

In this proposal, an advanced local oscillator with high resolution, low phase noise and fast switching
characteristics is designed for wireless communication applications. The circuit is based on fractional-N
frequency synthesis technique in which the use of delta-sigma modulator can remove the fractional spurs
effectively. The mechanism in regard to fractional spurs and phase noise for a fractional-N frequency
synthesizer will be studied and simulated by developing proper mathematical models. In the
implementation of the local oscillator, the analog circuit includes a 1000-1033 MHz VCO, crystal
oscillator and loop filter. The digital circuit includes a phase frequency detector, dual modulus divider
and 3rd order delta-sigma modulator. At first a FPGA will be used to prototype the digital circuit.
The final digital circuit will be implemented in a CMOS process and require 3V operation with low
current consumption. The design specifications include that under 1 KHz resolution the phase noise
levels are less than -90 dBc/Hz at frequency offets within a loop bandwidth more than 100 KHz.
Spurious components are less than -90 dBc/Hz and switching time is less than 1 ms over a 30 MHz
tuning range.

目錄
目錄 I
圖表目錄 II
第一章 緒論 1
第二章 分數除頻式頻率合成器之原理與模擬 4
2.1 整數除頻式頻率合成器之雜訊形成與抑制 4
2.2 分數除頻式頻率合成器系統機制與模擬 6
2.3 差異積分調變器雜訊抑制法 9
2.3.1 一階差異積分調變器雜訊抑制法系統機制與模擬 9
2.3.2 三階差異積分調變器雜訊抑制法系統機制與模擬 15
第三章 分數除頻式頻率合成器之設計、製作與量測 26
3.1 運用計數器形式模數轉換器之分數除頻式頻率合成器設計、
製作與量測 26
3.1.1 頻率合成器設計與製作 26
3.1.2 頻率合成器之量測 29
3.2 運用三階差異積分調變器控制除頻器模數之分數除頻式頻
率合成器設計、製作與量測 32
3.2.1 三階差異積分調變器與控制電路之之FPGA設計 32
3.2.2 頻率合成器之設計與製作 37
3.2.3 頻率合成器之量測 40
第四章 結論 44
參考文獻 45





圖表目錄
第二章
圖2.1 整數除頻式頻率合成器之各元件所引入之相位雜訊 4
圖2.2 鎖相迴路之相位轉移函數及誤差轉移函數 5
圖2.3 分數除頻式頻率合成器 6
圖2.4 雙模數除頻器輸出訊號與參考訊號之相位誤差示意圖 7
圖2.5 （上）計數器形式模數轉換器控制雙模數除頻器之模數切換
（下）計數器形式模數轉換器之相位誤差 8
圖2.6 計數器形式模數轉換器之量化雜訊頻譜分佈（左）頻率以對數
表示（右）頻率以線性表示 8
圖2.7 差異積分調變器雜訊整形原理 9
圖2.8 一階差異積分調變器原始架構 10
圖2.9 一階差異積分調變器改良架構 10
圖2.10 一階差異積分調變器控制除頻器模數之分數除頻式頻率合成器
10
圖2.11 經一階差異積分調變器雜訊整形之理想相位雜訊 13
圖2.12 用累加器等效一階差異積分調變器 14
圖2.13 （上）一階差異積分調變器控制雙模數除頻器之模數切換
（下）一階差異積分調變器形式模數轉換器之相位誤差 14
圖2.14 一階差異積分調變器形式模數轉換器之量化雜訊頻譜分佈
（左）頻率以對數表示（右）頻率以線性表示 15
圖2.15 三階差異積分調變器之原始架構 16
圖2.16 採用多級雜訊整形架構之三階差異積分調變器 16
圖2.17 多階差異積分調變器控制除頻器模數之分數除頻式頻率合成器
17
圖2.18 一至三階差異積分調變器理想之量化雜訊頻譜分佈比較
（左）頻率以對數表示（右）頻率以線性表示 19
圖2.19 三階差異積分調變器控制除頻器模數之分數除頻式頻率合成器
中各元件所引入之相位雜訊 20
圖2.20 （上）鎖相迴路之相位轉移函數及差異積分調變器之量化雜訊
（下）經鎖相迴路濾除高頻雜訊之量化雜訊 21
圖2.21 三級一階差異積分調變器等效電路 21
圖2.22 量化條件為 情況下之三階差異積分調變器模擬
（上）多模數除頻器之模數切換（下）模數轉換器之相位誤差
22
圖2.23 量化條件為 情況下之三階差異積分調變器雜訊頻
譜分佈模擬（左）頻率以對數表示（右）頻率以線性表示 23
圖2.24 量化條件為 情況下之三階差異積分調變器模擬（上）
多模數除頻器之模數切換（下）模數轉換器之相位誤差 23
圖2.25 量化條件為 情況下之三階差異積分調變器雜訊頻譜分
佈模擬（左）頻率以對數表示（右）頻率以線性表示 24
圖2.26 量化條件為 情況下之三階差異積分調變器模擬（上）
多模數除頻器之模數切換（下）模數轉換器之相位誤差 25
圖2.27 量化條件為 情況下之三階差異積分調變器雜訊頻譜
分佈模擬（左）頻率以對數表示（右）頻率以線性表示 25
第三章
圖3.1 運用計數器形式模數轉換器之分數除頻式頻率合成器架構 26
圖3.2 主動π型迴路濾波器架構 28
圖3.3 運用計數器形式模數轉換器之分數除頻式頻率合成器成品 29
圖3.4 運用計數器形式模數轉換器之分數除頻式頻率合成器相位雜訊
（左）Span 100KHz（右）Span 50KHz 30
圖3.5 運用計數器形式模數轉換器之分數除頻式頻率合成器合成訊號
旁帶的分數突波分佈 30
圖3.6 使用HP89441A之相位解調法量測相位雜訊（左）muRata1016
電壓控制振盪器模組（右）運用計數器形式模數轉換器之分數
除頻式頻率合成器 30
圖3.7 運用計數器形式模數轉換器之分數除頻式頻率合成器頻率跳躍
6MHz相位鎖入時間（左）向上跳躍（右）向下跳躍 31
圖3.8 FPGA設計（左）24位元累加器（右）4位元微分器 32
圖3.9 24位元三級一階差異積分調變器之FPGA設計 33
圖3.10 使用XILINX Logic Simulator模擬三級一階差異積分調變器
34
圖3.11 使用MATLAB模擬三級一階差異積分調變器 34
圖3.12 頻率合成晶片控制器之FPGA設計 35
圖3.13 三階差異積分調變器以及頻率合成晶片控制器之FPGA設計
36
圖3.14 使用XILINX Logic Simulator進行三級一階差異積分調變器以
及頻率合成晶片控制器之時間測定模擬 37
圖3.15 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器架構 38
圖3.16 三階被動迴路濾波器 38
圖3.17 模擬運用三階差異積分調變器控制除頻器模數之分數除頻式頻
率合成器開迴路波德圖 39
圖3.18 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器成品 40
圖3.19 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器合成一個頻率為1016.1221046MHz之本地振盪訊號(左)以
1016.1221046MHz為中心頻率(右)以1016.1221046MHz為起始
頻率 41
圖3.20 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器合成一個頻率為1016.0625MHz之本地振盪訊號(左)以
1016.0625MHz為中心頻率(右)以1016.0625MHz為起始頻率
41
圖3.21 量化條件為 情況下UMA1018電流幫浦之輸出（左）以
時域觀察（右）以頻域觀察 42
圖3.22 使用HP89441A之相位解調法量測運用三階差異積分調變器控
制除頻器模數之分數除頻式頻率合成器相位雜訊 42
圖3.23 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器頻率跳躍6MHz相位鎖入時間（左）向上跳躍（右）向下
跳躍 43
表3.1 muRata1016電壓控制振盪器模組特性 27
表3.2 運用計數器形式模數轉換器之分數除頻式頻率合成器特性 31

表3.3 三階差異積分調器以及頻率合成晶片控制器FPGA設計之規格
37
表3.4 運用三階差異積分調變器控制除頻器模數之分數除頻式頻率合
成器特性 43

參考文獻

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